Το εταιρικό blog για Renesas RC38108A100GBB FemtoClock®3 Υπερ-χαμηλός θόρυβος φάσης Jitter Attenuator και γεννήτης ρολογιού

ΡενέσαRC38108A100GBBFemtoClock®3 Υπερχαμηλό Φάση Jitter Αμβλυντής θορύβου και γεννήτρια ρολογιού

RC38108A100GBBείναι ένας εξαιρετικά χαμηλής φάσης θόρυβος δονητή, πολυσυχνότητα ρολόι συνθεστή, και ψηφιακά ελεγχόμενο ταλαντωτή (DCO).ρολόγια με χαμηλή ισχύ, με πολύ χαμηλό θόρυβο φάσης εντός ζώνης και ψευδείς για τους δέκτες ραδιοσυχνοτήτων 4G και 5G και με jitter κάτω των 25fs-rms για τα 112Gbps και 224Gbps SerDes.

ΠροδιαγραφέςRC38108A100GBB
Αριθμός εκροών:8 εκροές
Μέγιστη συχνότητα εξόδου: 2,5 GHz
Μέγιστη συχνότητα εισόδου:1 GHz
Πακέτο/υπόθεση:BGA-64
Δραστηριώδης κύκλος - Max:55 %
Jitter: 25 σπ
Δυναμική τάση τροφοδοσίας - Max:1.89 V
Η τάση τροφοδοσίας - Min:1.71 V
Τρόπο τροφοδοσίας λειτουργίας:29 mA
Ελάχιστη θερμοκρασία λειτουργίας:- 40 C
Μέγιστη θερμοκρασία λειτουργίας: + 85 C
Ευαίσθητη στην υγρασία:Ναι
Δραστηριακή τάση τροφοδοσίας: 1.71 V έως 1.89 V

Τύπος εξόδου:CML, HCSL, LVCMOS, LVDS

ΧαρακτηριστικάRC38108A100GBB
Συγχρονιστής θορύβου υπερ-χαμηλής φάσης με jitter κάτω των 25fs RMS, 12kHz έως 20MHz με 4MHz HPF
Δύο ανεξάρτητα πεδία συγχρονισμού χαμηλής φάσης θορύβου
Τέσσερα ανεξάρτητα πεδία συχνότητας χαμηλής φάσης θορύβου
Υποστήριξη της JESD204B/C
Κλειδί συγχρονισμού χρόνου με μετατροπέα χρόνου σε ψηφιακό (TDC), μετρητή ημέρας (TOD) και ρολόγια PTP
8 εξόδους ρολογιού με ανεξάρτητους διαιρέτες ακέραιων αριθμών
6: LVDS, HCSL (AC-LVPECL) ή CML
2: LVDS, HCSL (AC-LVPECL) ή LVCMOS
Πεδίο συχνότητας εξόδου:
CML: DC έως 2,5GHz
Ηλεκτρονικό σήμα LVDS ή HCSL: DC έως 1GHz
LVCMOS: DC έως 250MHz
Δύο εισροές διαφορικού ρολογιού διαμορφώσιμες ως τέσσερις εισροές ρολογιού με ένα τέλος
Λειτουργεί από 1.8V.
Οι εισροές ρολογιού ανέχονται 1.8V εισροή όταν η συσκευή είναι απενεργοποιημένη, βυθίζοντας λιγότερο από 1mA
Περιοχή συχνότητας εισόδου CLKIN: DC έως 1GHz
Το Time Sync TDC υποστηρίζει εισροές 1PPS και PP2S
Τα DPLL συμμορφώνονται με τις προδιαγραφές ITU-T G.8262 και G.8262.1
Διακύμανση φάσης εισόδου-εξόδου DPLL ≤ 100ps
Διάκριση συχνότητας DCO < 10-13
Συσκευή: 7 × 7 mm, 64-BGA

ΕφαρμογέςRC38108A100GBB
Χρονοδιάγραμμα για οπτικό front-end DAC/ADC και DSP
Ρολόι αναφοράς για 112Gbps και 224Gbps SerDes
Μονάδες διανομής 5G (DU), διακόπτες και δρομολογητές
ΔΕΠ υψηλής απόδοσης για ρολόγια που βασίζονται στο πρωτόκολλο ακριβούς ώρας (PTP)

Διάγραμμα μπλοκRC38108A100GBB